CFETs behalten diesen Aufbau weitgehend bei, wachsen aber in die H\u00f6he (Y-Achse). In jeder Chipzelle sitzt ein Transistorpaar aus Metalloxid-Halbleitern mit positiven (PMOS) und negativen Kan\u00e4len (NMOS), um in beide Richtungen schalten zu k\u00f6nnen. Diese Paare sind bisher immer nebeneinander in einem Chip angeordnet. Bei CFETs befinden sie sich \u00fcbereinander, was effektiv den Platz in der Breite verdoppelt.<\/p>\n
<\/p>\n <\/a><\/p>\n Imec-Roadmap zu den Fertigungsprozessen der n\u00e4chsten 15 Jahre. 2033 plant das Forschungszentrum den Wechsel von Gate-All-Around-Feldeffekttansistoren (GAA-FETs) zu komplement\u00e4ren Feldeffekttransistoren (CFETs).<\/p>\n \n (Bild:\u00a0Imec)\n <\/p>\n Transistorwechsel ab 2031<\/p>\n Imec prognostiziert einen Wechsel von GAA-FETs auf CFETs ab 2033. Damit l\u00e4sst die Institution der Industrie mehr Zeit als die Forschungsabteilung von IBM<\/a>. Auch im Detail sind die Unterschiede signifikant: Imec plant einen sanften \u00dcbergang mit monolithischen Transistorpaaren, die im selben Silizium-Wafer belichtet werden. IBM will hingegen PMOS und NMOS in zwei unterschiedlichen Wafern einzeln optimieren und beide dann aufeinandersetzen.<\/p>\n Das erlaubt kompaktere Strukturen, obwohl beide CFET-Prozesse \u00c5ngstr\u00f6m 7 (A7) hei\u00dfen. Hier wird abermals klar: Prozessnamen in Nanometern und \u00c5ngstr\u00f6m haben nichts mit der Realit\u00e4t gemein. Fr\u00fcher h\u00e4tten diese Prozesse 0,7 und 1 Nanometer gehei\u00dfen. Auf der Schattenseite bei IBMs Ansatz ist das \u00dcbereinanderstapeln und Verbinden aller Transistorpaare aufwendig.<\/p>\n Das Imec erwartet in den 2030er-Jahren vier sogenannte Full-Node-Spr\u00fcnge, also vier eigenst\u00e4ndige Prozessgenerationen: A10 als letzter GAA-FET-Prozess, dann A7, A5 und A3. TSMC & Co. orientieren sich an solchen Pl\u00e4nen, entwickeln aber verbesserte Zwischenversionen.<\/p>\n Weiterlesen nach der Anzeige<\/p>\n Teilweise Stagnation<\/p>\n Die Roadmap verdeutlicht derweil, dass sich Chiphersteller im kommenden Jahrzehnt vorwiegend mit den Transistorstapeln und dem Zellaufbau besch\u00e4ftigen d\u00fcrften. Die Breite der Transistoren soll hingegen \u00fcber mindestens f\u00fcnf Jahre identisch bleiben: Die Forscher nennen einen Contacted Poly Pitch (CPP) von 42 Nanometern. Dabei handelt es sich um den Abstand zwischen den Mitten zweier benachbarter Transistoren.<\/p>\n Die Transistordichte steigt insbesondere durch eine Reduzierung der Metall-Leiterbahnen (Tracks) innerhalb einer Zelle. Sind bislang vor allem sechs Tracks (6T) \u00fcblich, will IBM bei den kompaktesten Bauweisen schrittweise auf bis zu drei (3T) heruntergehen. Das reduziert die Zellh\u00f6he auf der X-Achse, von 98 nm beim A10-Prozess auf 64 nm bei A5.<\/p>\n A3 soll einen gr\u00f6\u00dferen Generationswechsel einleiten, mit dann auch zwei aufeinandergestapelten Wafern (Sequential CFET). Der Transistorabstand schrumpft auf 39 nm, die Zellh\u00f6he auf 50 nm.<\/p>\n Beim Nachfolger A2 f\u00fcrs Jahr 2041 befindet sich Imec in der groben Ideenfindung. Denkbar w\u00e4ren 2D-Materialien wie Graphen, um die Effizienz zu erh\u00f6hen. An solchen 2D-Transistoren<\/a> (die sich weiterhin stapeln lassen) forschen Chiphersteller schon seit vielen Jahren.<\/p>\n Abweichungen m\u00f6glich<\/p>\n Keine Angaben sind derweil in Stein gemei\u00dfelt. Zum einen k\u00f6nnen sich neue Generationen verz\u00f6gern, zum anderen handelt es sich um Vorschl\u00e4ge. Insbesondere bei High-Performance-Chips k\u00f6nnen die tats\u00e4chlichen Spezifikationen anders aussehen, um etwa mit h\u00f6heren Zellbl\u00f6cken schnelle Schaltzeiten zu erreichen.<\/p>\n Das Imec selbst stellt alternative Konfigurationen bei gestapelten Chips (\u201eCMOS 2.0\u201c) in Aussicht. Damit sind nicht CFET-Stapel gemeint, sondern zum Beispiel Compute-Chiplets mit Rechenkernen \u00fcber Speicher-Dies. Parallel zur reinen Transistorentwicklung forscht das Imec unter anderem auch an Speichertechnologien und Tr\u00e4geroptionen.<\/p>\n<\/p>\n