TSMC hat zu seinem 2026 Technology Symposium Neuigkeiten im Bereich der Chipfertigung und dem Packaging verraten. In den kommenden Wochen und Monaten wird TSMC im Rahmen des Symposiums in verschiedenen Städten in den USA, Europa und Asien Halt machen.
Die großen Profiteure des KI-Booms heißen nicht nur NVIDIA, AMD, Intel sowie die weiteren Hardware-Hersteller oder sind KI-Infrastrukturanbieter, sondern auch TSMC, denn irgendwo müssen die Chips ja schließlich auch gefertigt werden. Aber nicht nur die eigentlichen KI-Chips für die Berechnungen, sondern vor allem der Speichermarkt erlebte ab der zweiten Jahreshälfte 2025 einen wahren Nachfrage-Boom. Die Vorhersagen von TSMC sagten für 2025 ein Wachstum von 10 % voraus. Tatsächlich lag das Plus bei 23 % und auch die letzten Quartalszahlen für die ersten drei Monate des aktuellen Jahres zeigen, wie blendend die Geschäfte bei TSMC laufen.
Für 2026 erwartet TSMC ein Wachstum von 45 %. Einen großen Anteil soll das Speichergeschäft einnehmen. Vor allem HBM4 wird stark nachgefragt. TSMC fertigt aber selbst keinerlei Speicher, sondern wird zumindest für Micron und SK Hynix den Base-Die für HBM4 und C-HBM4E liefern.
TSMC erwartete bisher, dass der Halbleitermarkt erst 2029 oder 2030 einen Umsatz in Höhe von einer Billion US-Dollar (die amerikanische Trillion entspricht der deutschen Billion) erreichen wird. Dank des KI-Booms wird man diese Marke vermutlich schon in diesem Jahr reißen. TSMC wird einen großen Anteil davon einnehmen. Bis 2023 erwartet man nun 1,5 Billionen US-Dollar an Gesamtmarktumsatz in der Halbleiterherstellung.
Neue Roadmap mit N2U, A13 und A12
Aufgrund der hohen Nachfrage und schnellen Zyklen für neue KI-Beschleuniger von NVIDIA und AMD erhöht auch TSMC die Anzahl der einzelnen Fertigungstechnologien. Die neue Roadmap zeigt unter anderem N2U, aber auch A13 und A12, die ebenfalls beide angekündigt wurden und damit erstmals namentlich nennen, was nach A14 kommen soll.
A13 und A12 sind Derivate der A14-Fertigung. Genau wie in der A14-Fertigung setzt TSMC dazu auf die zweite Generation der Nanosheet-Transistoren. Die erste Generation der Nanosheet-Transistoren wird für die Fertigung in A16 zum Einsatz kommen.
Ab 2028 plant TSMC den Einsatz von A14 und N2U – zu letzterem kommen wir noch. Ab 2029 sollen dann schrittweise A13 und A12 hinzukommen.
A13 ist ein optischer Shrink der A14-Fertigung. Laut TSMC wird dabei eine Reduzierung der Chipfläche von 6 % erreicht. A13 stellt dabei eine Weiterentwicklung der Design-Technology Co-Optimization (DTCO) dar und soll die Leistung und Leistungseffizienz verbessern.
Alle Design-Richtlinien zu A14 bleiben erhalten, sodass die Auftraggeber ihre Chip-IP recht einfach von A14 auf A13 überführen können. Ein Jahr nach dem Start der Fertigung in A14 will TSMC mit der Fertigung in A13 beginnen können – also ab 2029.
Zur Fertigung in A12 gibt es noch keine weiteren Informationen. Bekannt ist hier nur, dass A12 auf die rückseitige Stromversorgung Super Power Rail von TSMC setzen soll. Die ersten Chips sollen ab 2029 in A12 gefertigt werden.
N2U als weiterer Iteration der N2-Fertigung
Ebenfalls neu ist die Fertigung in N2U. N2U stellt einen weiteren Schritt in der PPA-Optimierung (Power, Performance, Area) dar. Die ersten Chips wurden ab 2025 in N2 gefertigt. In diesem Jahr wird die Fertigung in N2P anlaufen, für das kommende Jahr ist dann die Fertigung in N2X vorgesehen. N2U soll 2028 folgen.
N2U soll rückwärtskompatibel zu N2P sein. Chip-IP für N2P soll auch für N2U verwendet werden können. Neben den allgegenwärtigen Anwendungen im AI/HPC-Segment sieht TSMC die Fertigung in N2U auch für mobile Prozessoren vor.
Im Vergleich zu N2P gibt TSMC eine um 3 bis 4 % höhere Performance bei gleicher Leistungsaufnahme, eine 8 bis 10 % geringere Leistungsaufnahme bei gleichem Takt und eine 2 bis 3 % höhere Transistordichte an.
Ab 2028 ist die Fertigung der ersten Chips in N2U geplant.
CoWoS, SoW und SoIC
Neben der Fertigung der eigentlichen Chips nimmt das Advanced Packaging einen immer größeren Anteil in der Halbleiterfertigung ein. In den vergangenen Monaten sind die Packaging-Kapazitäten auch zu einem limitierenden Faktor in der Chipfertigung bei TSMC geworden. Das taiwanesische Unternehmen investiert Milliardensummen in neue Fabs für das Advanced Packaging – ebenso wie in neue Fertigungskapazitäten.
Das zentrale Volumengeschäft bleibt weiterhin CoWoS. Der grundsätzliche Aufbau besteht aus einem oder mehreren Compute-Chiplets in Kombination mit derzeit bis zu acht HBM-Speicherstapeln. CoWoS-S wurde 2016 zunächst mit einem Interposer-Limit von 1,5 Reticle-Größen (rund 830 mm² × 1,5) eingeführt. Zu diesem Zeitpunkt lag die Fertigung bei N16, und maximal vier HBM-Chips konnten integriert werden. In der aktuellen Ausbaustufe erreicht CoWoS-S ein Limit von etwa dem 3,3-Fachen der Reticle-Größe und unterstützt bis zu acht HBM-Chips, während die Compute-Dies in N5 oder N4 gefertigt werden.
CoWoS-R stellt eine Weiterentwicklung von CoWoS-S dar und zielt insbesondere auf höhere Interconnect-Bandbreiten ab. Das Reticle-Limit bleibt mit dem 3,3-Fachen unverändert, allerdings ist inzwischen auch die Integration von in N3 gefertigten Chips vorgesehen.
Langfristig soll CoWoS-L diese Rolle übernehmen, wobei CoWoS-R je nach Anforderung weiterhin parallel angeboten und weiterentwickelt wird. CoWoS-L ermöglicht deutlich größere Packages mit einem Reticle-Limit von etwa dem 5,5-Fachen. Darauf lassen sich große Compute-Chiplets in N3- oder N2-Fertigung, zusätzliche I/O-Dies sowie bis zu zwölf HBM3E- oder HBM4-Stacks integrieren. Die resultierenden Chipflächen von über 4.500 mm² zielen klar auf den Einsatz in KI-Beschleunigern ab. Die von TSMC gezeigten schematischen Darstellungen erinnern dabei deutlich an aktuelle Designs von AMD und NVIDIA. Für Produkte wie AMDs Instinct MI450X und NVIDIAs Vera Rubin bildet diese Packaging-Generation die Grundlage für das Jahr 2026. Für 2027 ist eine weitere Ausbaustufe von CoWoS-L geplant, dann mit in A16 gefertigten Chips, einem Reticle-Limit von rund dem 9,5-Fachen sowie Unterstützung für zwölf oder mehr HBM-Stacks – ein Szenario, das etwa zu NVIDIAs erwarteter Vera-Ultra-Generation passt.
Mit SoW (System on Wafer) bietet TSMC bereits eine Option für die Wafer Scale Integration. Ein Beispiel für die Anwendung von SoW ist der Cerebras CS3-Chip. SoW-X wird dann ab 2029 die Integration von HBM vorsehen. Bis zu 64 HBM-Chips werden hier zusammen mit den Logik-Chips auf dem Wafer untergebracht.
SoIC kommt unter anderem bei AMDs 3D V-Cache zum Einsatz. Hier wird ein aktuell 64 MB großer SRAM unter dem L3-Cache des Ryzen-CCDs gestapelt, sodass der 32 MB große L3-Cache um weitere 64 MB erweitert werden kann. TSVs führen direkt vom CCD zum SRAM. Micro Bumps kommen nicht zum Einsatz.
In diesem Jahr will TSMC N4-Chips unter oder über einem in N3P gefertigten Chip stapeln. Bis 2028 geplant sind N3P unter/über einem N2P-Chip sowie N2P unter/über N2P – jeweils mit einem Pitch von 6 µm für die TSVs. Ab 2029 sollen dann die ersten A14-Chip unter/über weiteren A14-Chip gestapelt werden und der Pitch wird auf 4,5 µm reduziert.
Mit SoIC und der Fertigung von Base-Die für zukünftige HBM-Generationen sieht TSMC gigantische Steigerungsraten für die Rechenleistung und Speicherbandbreite.
Für HBM4 und HBM4E fertigt TSMC den Base-Die in N12FFC+. Im Vergleich zu HBM3 wird das Speicherinterface von 1.024 auf 2.048 Bit anwachsen. Die Bitrate pro I/O-Pin wird für HBM4E noch einmal deutlich ansteigen. Mit HBM5 bleibt es bei 2.048 Bit, die Bitrate pro I/O-Pin wird aber einen weiteren Sprung machen. Mit dafür verantwortlich ist die Fertigung des Base-Die in N3P.
COUPE für eine höhere Effizienz
Die konkrete Umsetzung von Co-Packaged Optics (CPO) wird bei TSMC als COUPE (Compact Universal Photonic Engine) bezeichnet. NVIDIA wird ab dem zweiten Halbjahr 2026 die ersten Systeme mit CPO einsetzen. Konkret geht es dabei um Netzwerkswitches für das Scale-Up- und Scale-Out-Netzwerk.
Effizienz und Latenzen sind die Motivation hinter dem Einsatz von CPO. COUPE on Substrate wird die Umsetzung sein, die von vielen Hardwareherstellern für Netzwerkinfrastruktur ab 2026 zum Einsatz kommen wird. Ein nächster Schritt wäre COUPE on Interposer.
Kein High-NA EUV bis zur A13-Fertigung
In einer Fragerunde zum Briefing des 2026 Technology Symposium stellte sich Dr. Kevin Zhang, Senior Vice President und Deputy Co-COO von TSMC, den Fragen der Journalisten.
Darin bestätigte Zhang, dass TSMC die Fertigung mittels High-NA-EUV auch für die Fertigung in A13 noch nicht plant. Intel plant den Einsatz von High-NA-EUV ab der Fertigung in Intel 14A. Ab Anfang 2027 soll die Fertigung in Intel 14A starten. Allerdings hat sich Intel eine kleine Hintertür offengelassen. TSMC dagegen versucht, Low-NA EUV maximal auszureizen, um Kosten und Komplexität zu vermeiden.
TSMC ist bei High-NA EUV bewusst zurückhaltend und plant den breiten Einsatz deutlich später als einige Wettbewerber.
Auf die Frage des Ausbau der Fertigungs- und Packaging-Kapazitäten in den USA sagte Zhang, dass SoIC und CoWoS ab 2029 auch in Arizona angeboten werden wird. Die Fab 1 und 2 fertigen in 4 und 3 nm. Die Ausbaustufen Fab 3 und 4 sollen Chips in 2 nm fertigen.