{"id":94174,"date":"2026-04-22T20:51:20","date_gmt":"2026-04-22T20:51:20","guid":{"rendered":"https:\/\/www.europesays.com\/ch-de\/94174\/"},"modified":"2026-04-22T20:51:20","modified_gmt":"2026-04-22T20:51:20","slug":"n2u-a13-a12-und-immer-groessere-packages-tsmc-auf-dem-2026-technology-symposium","status":"publish","type":"post","link":"https:\/\/www.europesays.com\/ch-de\/94174\/","title":{"rendered":"N2U, A13, A12 und immer gr\u00f6\u00dfere Packages: TSMC auf dem 2026 Technology Symposium"},"content":{"rendered":"

TSMC hat zu seinem 2026 Technology Symposium Neuigkeiten im Bereich der Chipfertigung und dem Packaging verraten. In den kommenden Wochen und Monaten wird TSMC im Rahmen des Symposiums in verschiedenen St\u00e4dten in den USA, Europa und Asien Halt machen.<\/p>\n

Die gro\u00dfen Profiteure des KI-Booms hei\u00dfen nicht nur NVIDIA, AMD, Intel sowie die weiteren Hardware-Hersteller oder sind KI-Infrastrukturanbieter, sondern auch TSMC, denn irgendwo m\u00fcssen die Chips ja schlie\u00dflich auch gefertigt werden. Aber nicht nur die eigentlichen KI-Chips f\u00fcr die Berechnungen, sondern vor allem der Speichermarkt erlebte ab der zweiten Jahresh\u00e4lfte 2025 einen wahren Nachfrage-Boom. Die Vorhersagen von TSMC sagten f\u00fcr 2025 ein\u00a0Wachstum von 10 % voraus. Tats\u00e4chlich lag das Plus bei 23 % und auch die letzten Quartalszahlen f\u00fcr die ersten drei Monate des aktuellen Jahres zeigen<\/a>, wie blendend die Gesch\u00e4fte bei TSMC laufen.<\/p>\n

F\u00fcr 2026 erwartet TSMC ein\u00a0Wachstum von 45 %. Einen gro\u00dfen Anteil soll das Speichergesch\u00e4ft einnehmen. Vor allem HBM4 wird stark nachgefragt. TSMC fertigt aber selbst keinerlei Speicher, sondern wird zumindest f\u00fcr Micron und SK Hynix den Base-Die f\u00fcr HBM4 und C-HBM4E liefern<\/a>.<\/p>\n

TSMC erwartete bisher, dass der Halbleitermarkt erst 2029 oder 2030 einen Umsatz in H\u00f6he von einer Billion US-Dollar (die amerikanische Trillion entspricht der deutschen\u00a0Billion) erreichen wird. Dank des KI-Booms wird man diese Marke vermutlich schon in diesem Jahr rei\u00dfen. TSMC wird einen gro\u00dfen Anteil davon einnehmen. Bis 2023 erwartet man nun 1,5 Billionen US-Dollar an Gesamtmarktumsatz in der Halbleiterherstellung.<\/p>\n

Neue Roadmap mit N2U, A13 und A12<\/p>\n

Aufgrund der hohen Nachfrage und schnellen Zyklen f\u00fcr neue KI-Beschleuniger von NVIDIA und AMD erh\u00f6ht auch TSMC die Anzahl der einzelnen Fertigungstechnologien. Die neue Roadmap zeigt unter anderem N2U, aber auch A13 und A12, die ebenfalls beide angek\u00fcndigt wurden und damit erstmals namentlich nennen, was nach A14 kommen soll.<\/p>\n

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A13 und A12 sind Derivate der A14-Fertigung. Genau wie in der A14-Fertigung setzt\u00a0TSMC dazu auf die zweite Generation der Nanosheet-Transistoren. Die erste Generation der Nanosheet-Transistoren wird f\u00fcr die Fertigung in\u00a0A16 zum Einsatz kommen.<\/p>\n

Ab 2028 plant TSMC den Einsatz von A14 und N2U \u2013 zu letzterem kommen wir noch. Ab 2029 sollen dann schrittweise A13 und A12 hinzukommen.<\/p>\n

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A13 ist ein optischer Shrink der A14-Fertigung. Laut TSMC wird dabei eine\u00a0Reduzierung der Chipfl\u00e4che von 6 % erreicht. A13 stellt dabei eine Weiterentwicklung der\u00a0Design-Technology Co-Optimization (DTCO) dar und soll die Leistung und Leistungseffizienz verbessern.<\/p>\n

Alle Design-Richtlinien zu A14 bleiben erhalten, sodass die Auftraggeber ihre Chip-IP recht einfach von A14 auf A13 \u00fcberf\u00fchren k\u00f6nnen. Ein Jahr nach dem Start der Fertigung in A14 will TSMC mit der Fertigung in A13 beginnen k\u00f6nnen \u2013 also ab 2029.<\/p>\n

Zur Fertigung in A12 gibt es noch keine weiteren Informationen. Bekannt ist hier nur, dass A12 auf die r\u00fcckseitige Stromversorgung Super Power Rail von TSMC setzen soll. Die ersten Chips sollen ab 2029 in A12 gefertigt werden.<\/p>\n

N2U als weiterer Iteration der N2-Fertigung<\/p>\n

Ebenfalls neu ist die Fertigung in N2U. N2U stellt einen weiteren Schritt in der PPA-Optimierung (Power, Performance, Area) dar. Die ersten Chips wurden ab 2025 in\u00a0N2 gefertigt. In diesem Jahr wird die Fertigung in N2P anlaufen, f\u00fcr das kommende Jahr ist dann die Fertigung in\u00a0N2X vorgesehen. N2U soll 2028 folgen.<\/p>\n

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N2U soll r\u00fcckw\u00e4rtskompatibel zu N2P sein. Chip-IP f\u00fcr N2P soll auch f\u00fcr N2U verwendet werden k\u00f6nnen. Neben den allgegenw\u00e4rtigen Anwendungen im AI\/HPC-Segment sieht TSMC die Fertigung in\u00a0N2U auch f\u00fcr mobile Prozessoren vor.<\/p>\n

Im Vergleich zu N2P gibt TSMC eine um\u00a03 bis 4 % h\u00f6here Performance bei gleicher Leistungsaufnahme, eine 8 bis 10 %\u00a0 geringere Leistungsaufnahme bei gleichem Takt und eine\u00a02 bis 3 % h\u00f6here Transistordichte an.<\/p>\n

Ab 2028 ist die Fertigung der ersten Chips in N2U geplant.<\/p>\n

CoWoS, SoW und SoIC<\/p>\n

Neben der Fertigung der eigentlichen Chips nimmt das Advanced Packaging einen immer gr\u00f6\u00dferen Anteil in der Halbleiterfertigung ein. In den vergangenen Monaten sind die Packaging-Kapazit\u00e4ten auch zu einem limitierenden Faktor in der Chipfertigung bei TSMC geworden. Das taiwanesische Unternehmen investiert Milliardensummen in neue Fabs f\u00fcr das Advanced Packaging \u2013 ebenso wie in neue Fertigungskapazit\u00e4ten.<\/p>\n

\"TSMC <\/a> \"TSMC <\/a> <\/p>\n

Das zentrale Volumengesch\u00e4ft bleibt weiterhin CoWoS. Der grunds\u00e4tzliche Aufbau besteht aus einem oder mehreren Compute-Chiplets in Kombination mit derzeit bis zu acht HBM-Speicherstapeln. CoWoS-S wurde 2016 zun\u00e4chst mit einem Interposer-Limit von 1,5 Reticle-Gr\u00f6\u00dfen (rund 830 mm\u00b2 \u00d7 1,5) eingef\u00fchrt. Zu diesem Zeitpunkt lag die Fertigung bei N16, und maximal vier HBM-Chips konnten integriert werden. In der aktuellen Ausbaustufe erreicht CoWoS-S ein Limit von etwa dem 3,3-Fachen der Reticle-Gr\u00f6\u00dfe und unterst\u00fctzt bis zu acht HBM-Chips, w\u00e4hrend die Compute-Dies in N5 oder N4 gefertigt werden.<\/p>\n

CoWoS-R stellt eine Weiterentwicklung von CoWoS-S dar und zielt insbesondere auf h\u00f6here Interconnect-Bandbreiten ab. Das Reticle-Limit bleibt mit dem 3,3-Fachen unver\u00e4ndert, allerdings ist inzwischen auch die Integration von in N3 gefertigten Chips vorgesehen.<\/p>\n

Langfristig soll CoWoS-L diese Rolle \u00fcbernehmen, wobei CoWoS-R je nach Anforderung weiterhin parallel angeboten und weiterentwickelt wird. CoWoS-L erm\u00f6glicht deutlich gr\u00f6\u00dfere Packages mit einem Reticle-Limit von etwa dem 5,5-Fachen. Darauf lassen sich gro\u00dfe Compute-Chiplets in N3- oder N2-Fertigung, zus\u00e4tzliche I\/O-Dies sowie bis zu zw\u00f6lf HBM3E- oder HBM4-Stacks integrieren. Die resultierenden Chipfl\u00e4chen von \u00fcber 4.500 mm\u00b2 zielen klar auf den Einsatz in KI-Beschleunigern ab. Die von TSMC gezeigten schematischen Darstellungen erinnern dabei deutlich an aktuelle Designs von AMD und NVIDIA. F\u00fcr Produkte wie AMDs Instinct MI450X und NVIDIAs Vera Rubin bildet diese Packaging-Generation die Grundlage f\u00fcr das Jahr 2026. F\u00fcr 2027 ist eine weitere Ausbaustufe von CoWoS-L geplant, dann mit in A16 gefertigten Chips, einem Reticle-Limit von rund dem 9,5-Fachen sowie Unterst\u00fctzung f\u00fcr zw\u00f6lf oder mehr HBM-Stacks \u2013 ein Szenario, das etwa zu NVIDIAs erwarteter Vera-Ultra-Generation passt.<\/p>\n

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Mit SoW (System on\u00a0Wafer) bietet TSMC bereits eine Option f\u00fcr die Wafer Scale Integration.\u00a0Ein Beispiel f\u00fcr die Anwendung von SoW ist der Cerebras CS3-Chip. SoW-X wird dann ab 2029 die Integration von HBM vorsehen. Bis zu 64 HBM-Chips werden hier zusammen mit den Logik-Chips auf dem Wafer untergebracht.<\/p>\n

SoIC kommt unter anderem bei\u00a0AMDs 3D V-Cache zum Einsatz<\/a>.\u00a0Hier wird ein aktuell 64 MB gro\u00dfer SRAM unter dem L3-Cache des Ryzen-CCDs gestapelt, sodass der 32 MB gro\u00dfe L3-Cache um weitere 64 MB erweitert werden kann. TSVs f\u00fchren direkt vom CCD zum SRAM. Micro Bumps kommen nicht zum Einsatz.<\/p>\n

In diesem Jahr will TSMC N4-Chips unter oder \u00fcber einem in N3P gefertigten Chip stapeln. Bis 2028 geplant sind N3P unter\/\u00fcber einem N2P-Chip sowie N2P unter\/\u00fcber N2P \u2013 jeweils mit einem Pitch von 6 \u00b5m f\u00fcr die TSVs. Ab 2029 sollen dann die ersten A14-Chip unter\/\u00fcber weiteren A14-Chip gestapelt werden und der Pitch wird auf 4,5 \u00b5m reduziert.<\/p>\n

\"TSMC <\/a> \"TSMC <\/a> <\/p>\n

Mit SoIC und der Fertigung von Base-Die f\u00fcr zuk\u00fcnftige HBM-Generationen sieht TSMC gigantische Steigerungsraten f\u00fcr die Rechenleistung und Speicherbandbreite.<\/p>\n

F\u00fcr HBM4 und HBM4E fertigt TSMC den Base-Die in N12FFC+. Im Vergleich zu HBM3 wird das Speicherinterface von 1.024 auf 2.048 Bit anwachsen. Die Bitrate pro I\/O-Pin wird f\u00fcr HBM4E noch einmal deutlich ansteigen. Mit HBM5 bleibt es bei 2.048 Bit, die Bitrate pro I\/O-Pin wird aber einen weiteren Sprung machen. Mit daf\u00fcr verantwortlich ist die Fertigung des Base-Die in N3P.<\/p>\n

COUPE f\u00fcr eine h\u00f6here Effizienz<\/p>\n

Die konkrete Umsetzung von Co-Packaged Optics (CPO) wird bei TSMC als COUPE (Compact Universal Photonic Engine) bezeichnet. NVIDIA wird ab dem zweiten Halbjahr 2026 die ersten Systeme mit CPO einsetzen<\/a>. Konkret geht es dabei um Netzwerkswitches f\u00fcr das Scale-Up- und Scale-Out-Netzwerk.<\/p>\n

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Effizienz und Latenzen sind die Motivation hinter dem Einsatz von CPO. COUPE on Substrate wird die Umsetzung sein, die von vielen Hardwareherstellern f\u00fcr Netzwerkinfrastruktur ab 2026\u00a0zum Einsatz kommen wird. Ein n\u00e4chster Schritt w\u00e4re COUPE on Interposer.<\/p>\n

Kein High-NA EUV bis zur A13-Fertigung<\/p>\n

In einer Fragerunde zum Briefing des\u00a02026 Technology Symposium stellte sich Dr. Kevin Zhang, Senior Vice President und Deputy Co-COO von TSMC, den Fragen der Journalisten.<\/p>\n

Darin best\u00e4tigte Zhang, dass TSMC die Fertigung mittels High-NA-EUV auch f\u00fcr die Fertigung in A13 noch nicht plant. Intel plant den Einsatz von High-NA-EUV ab der Fertigung in Intel 14A<\/a>. Ab Anfang 2027 soll die Fertigung in Intel 14A starten. Allerdings hat sich Intel eine kleine Hintert\u00fcr offengelassen<\/a>. TSMC dagegen versucht, Low-NA EUV maximal auszureizen, um Kosten und Komplexit\u00e4t zu vermeiden.<\/p>\n

TSMC ist bei High-NA EUV bewusst zur\u00fcckhaltend und plant den breiten Einsatz deutlich sp\u00e4ter als einige Wettbewerber.<\/p>\n

Auf die Frage des Ausbau der Fertigungs- und Packaging-Kapazit\u00e4ten in den USA sagte Zhang, dass\u00a0SoIC und CoWoS ab 2029 auch in Arizona angeboten werden wird. Die Fab 1 und 2 fertigen in 4 und 3 nm. Die Ausbaustufen Fab 3 und 4 sollen Chips in 2 nm fertigen.<\/p>\n","protected":false},"excerpt":{"rendered":"TSMC hat zu seinem 2026 Technology Symposium Neuigkeiten im Bereich der Chipfertigung und dem Packaging verraten. In den…\n","protected":false},"author":2,"featured_media":94175,"comment_status":"","ping_status":"","sticky":false,"template":"","format":"standard","meta":{"footnotes":""},"categories":[15],"tags":[46,5020,291,886,14234,14233,3044,2818,14237,879,43,878,14238,14235,1390,45,60,59,278,14236,44,9824,64,61,882,2977,9685,63,62],"class_list":{"0":"post-94174","1":"post","2":"type-post","3":"status-publish","4":"format-standard","5":"has-post-thumbnail","7":"category-wissenschaft-technik","8":"tag-ch","9":"tag-community","10":"tag-computer","11":"tag-forum","12":"tag-gpu","13":"tag-grafikkarte","14":"tag-handy","15":"tag-hardware","16":"tag-hilfe","17":"tag-laptop","18":"tag-news","19":"tag-notebook","20":"tag-preisvergleich","21":"tag-produkttest","22":"tag-review","23":"tag-schweiz","24":"tag-science","25":"tag-science-technology","26":"tag-smartphone","27":"tag-support","28":"tag-switzerland","29":"tag-tablet","30":"tag-technik","31":"tag-technology","32":"tag-test","33":"tag-ultrabook","34":"tag-vergleich","35":"tag-wissenschaft","36":"tag-wissenschaft-technik"},"share_on_mastodon":{"url":"https:\/\/pubeurope.com\/@ch_de\/116450333860143877","error":""},"_links":{"self":[{"href":"https:\/\/www.europesays.com\/ch-de\/wp-json\/wp\/v2\/posts\/94174","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/www.europesays.com\/ch-de\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/www.europesays.com\/ch-de\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/www.europesays.com\/ch-de\/wp-json\/wp\/v2\/users\/2"}],"replies":[{"embeddable":true,"href":"https:\/\/www.europesays.com\/ch-de\/wp-json\/wp\/v2\/comments?post=94174"}],"version-history":[{"count":0,"href":"https:\/\/www.europesays.com\/ch-de\/wp-json\/wp\/v2\/posts\/94174\/revisions"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/www.europesays.com\/ch-de\/wp-json\/wp\/v2\/media\/94175"}],"wp:attachment":[{"href":"https:\/\/www.europesays.com\/ch-de\/wp-json\/wp\/v2\/media?parent=94174"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/www.europesays.com\/ch-de\/wp-json\/wp\/v2\/categories?post=94174"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/www.europesays.com\/ch-de\/wp-json\/wp\/v2\/tags?post=94174"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}