{"id":115168,"date":"2025-05-16T13:00:08","date_gmt":"2025-05-16T13:00:08","guid":{"rendered":"https:\/\/www.europesays.com\/de\/115168\/"},"modified":"2025-05-16T13:00:08","modified_gmt":"2025-05-16T13:00:08","slug":"auch-fuer-iphones-superschneller-sparspeicher-mobile-hbm","status":"publish","type":"post","link":"https:\/\/www.europesays.com\/de\/115168\/","title":{"rendered":"Auch f\u00fcr iPhones: Superschneller Sparspeicher „Mobile HBM“"},"content":{"rendered":"
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    Auch f\u00fcr iPhones: Superschneller Sparspeicher „Mobile HBM“<\/p>\n<\/li>\n<\/ol>\n

    Der Speicherchip-Weltmarktf\u00fchrer Samsung und wohl auch SK Hynix entwickeln Varianten von Low-Power-DDR-(LPDDR-)SDRAM mit extrem hohen Datentransferraten. Dazu besitzen diese sehr viel mehr Datenleitungen als aktuell \u00fcbliche LPDDR5X- und kommende LPDDR6-Chips<\/a>. In Anlehnung an High Bandwidth Memory (HBM)<\/a>, das die schnellsten KI-Beschleuniger etwa von Nvidia und AMD nutzen, k\u00f6nnte der neue Mobilspeicher Mobile HBM hei\u00dfen.<\/p>\n

    Es sind aber auch Bezeichnungen wie Low Power Wide I\/O (LPW) aufgetaucht. Auf dem Samsung Memory Summit 2023 war von Low Latency Wide I\/O (LLW) die Rede.<\/p>\n

    Das zugrundeliegende Konzept ist nicht neu. Schon vor mehr als zehn Jahren ver\u00f6ffentlichte das Industriegremium JEDEC Standards f\u00fcr Wide-I\/O- und Wide-I\/O2-Speicherchips mit bis zu 512 Datensignalleitungen. Wide-I\/O-DRAM kam unter anderem in der mobilen Spielkonsole Playstation Vita<\/a> zum Einsatz.<\/p>\n

    Mobile HBM beziehungsweise LPW-DRAM k\u00f6nnte nach Spekulationen ab 2027 zum Einsatz kommen, etwa in iPhones und anderen Smartphones mit st\u00e4rkeren KI-Rechenwerken. Bis dahin d\u00fcrfte auch LPDDR6-DRAM marktreif sein. Dadurch ist es schwierig, die maximalen Datentransferraten kommender LPW-Stapelchips einzusch\u00e4tzen.<\/p>\n

    Datenraten-Sch\u00e4tzungen<\/p>\n

    Aktuelle LPDDR5X-8500-Chips mit 16 Datenleitungen \u00fcbertragen 17 GByte\/s: 8,5 Milliarden Transfers mit je 2 Byte pro Sekunde. Ein LPW-Chip mit insgesamt 256 oder 512 Signalleitungen (32 oder 64 Byte), der intern aus mehreren gestapelten LPDDR5X-8500-Dies besteht, w\u00fcrde folglich bis zu 272 beziehungsweise 544 GByte\/s liefern.<\/p>\n

    Zum Vergleich: Ein Apple M4 Pro<\/a> mit mehreren LPDDR5X-Kan\u00e4len schafft 273 GByte\/s, eine Nvidia GeForce RTX 5060 (Ti) mit GDDR7-Speicher bringt es auf 448 GByte\/s. High-End-Grafikkarten kommen auf weit mehr als ein TByte\/s.<\/p>\n

    LPDDR5X ist bis bis zu 9,6 Gigatransfers\/s (GT\/s) spezifiziert, dann w\u00e4ren mit LPW \u00fcber 600 GByte\/s m\u00f6glich. Samsung m\u00f6chte „LPDDR5 Ultra Pro“ noch auf 12,7 GT\/s treiben.<\/p>\n

    LPDDR6 soll mit 10,667 GT\/s starten, bei 512 Datenleitungen ergeben sich daraus 682 GByte\/s. Allerdings sollen LPDDR6-Chips so organisiert sein, dass sie pro Kanal 24 statt 16 Bits verarbeiten (2 Subkan\u00e4le mit je 12 Bit). LPW auf Basis von LPDDR6-Dies k\u00f6nnte daher 288 oder 576 Datenleitungen nutzen.<\/p>\n

    Chip-Aufbau<\/p>\n

    LPDDR(X-)Speicherchips f\u00fcr Mobilger\u00e4te bestehen oft aus mehreren \u00fcbereinandergestapelten Einzelchips (Dies) in einem gemeinsamen Geh\u00e4use (Package). Die Wafer mit den einzelnen Dies werden dabei vorher d\u00fcnngeschliffen, sodass ein Die beispielsweise nur noch 50 Mikrometer (0,05 Millimeter) stark ist.<\/p>\n

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    Schliffbild eines NAND-Flash-Stapels mit 16 Dies, jedes rund 40 Mikrometer dick. F\u00fcr die Signalfrequenzen in einer (Micro-)SD-Karte gen\u00fcgt klassisches Wirebonding.<\/p>\n

    \n (Bild:\u00a0TechInsights)\n <\/p>\n

    Um die gestapelten Dies mit dem Basistr\u00e4ger elektrisch zu verbinden, kommen beispielsweise Bond-Dr\u00e4hte zum Einsatz. Um sehr viele Leitungen f\u00fcr sehr hohe Signalfrequenzen bereitzustellen, sind aber senkrecht durch die Dies f\u00fchrende Durchkontaktierungen besser, sogenannte Through Silicon Vias (TSVs)<\/a>. Dabei passen mehrere Hundert TSVs auf einen Quadratmillimeter.<\/p>\n

    Einfacher und billiger zu fertigen sind LPDDR-DRAM-Dies mit seitlich angeordneten Kontakten. Stapelt man diese anschlie\u00dfend so, dass sie jeweils leicht auskragen, l\u00e4sst sich jedes Die direkt durch kurze senkrechte Verbindungen mit dem Basis-Die (Redistribution Layer, RDL) koppeln. SK Hynix hat dazu die Technik Vertical Fan-Out (VFO) entwickelt.<\/p>\n

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    Aufbau eines LPDDR-Die-Stapels mit Vertical Fan-Out (VFO)<\/p>\n

    \n (Bild:\u00a0SK Hynix)\n <\/p>\n

    Chip-Kombination<\/p>\n

    Bei Notebooks sind LPDDR-Speicherchips typischerweise dicht neben dem Hauptprozessor auf das Mainboard gel\u00f6tet. Mit LPCAMM\/LPCAMM2<\/a> gibt es auch eine steckbare Modulversion.<\/p>\n

    F\u00fcr Mobile HBM d\u00fcrfte es jedoch n\u00f6tig sein, das RAM-Package direkt auf den Prozessor zu stapeln. Nur so lassen sich die vielen Leitungen kurz genug halten, damit bei hohen Signalfrequenzen nicht zu viele Fehler auftreten. Denkbar sind auch Silizium-Interposer, die CPU-SoC und LPW-DRAM nebeneinander verbinden.<\/p>\n

    Bei KI-Rechenbeschleunigern f\u00fcr Server sitzen GPU und HBM-Stacks ebenfalls auf Interposern. HBM nutzt allerdings 1024 Datenleitungen pro Stack und mehrere Stacks pro GPU. Acht HBM3e-Stacks<\/a> liefern gemeinsam rund 8 TByte\/s.<\/p>\n

    Rechen-RAM<\/p>\n

    Samsung und SK Hynix arbeiten zudem an einer Spezifikation, mit der Prozessoren Rechenwerke ansteuern k\u00f6nnen, die in RAM-Chips integriert sind. Mit Processing-in-Memory (PIM)<\/a> k\u00f6nnten Speicherchips die Ergebnisse (einfacher) Rechen- oder Suchoperationen zur\u00fcckliefern statt nur Rohdaten. Damit lassen sich im Prinzip Transferleistung und Energie sparen.<\/p>\n

    (ciw<\/a>)<\/p>\n

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