{"id":183997,"date":"2025-06-12T07:31:14","date_gmt":"2025-06-12T07:31:14","guid":{"rendered":"https:\/\/www.europesays.com\/de\/183997\/"},"modified":"2025-06-12T07:31:14","modified_gmt":"2025-06-12T07:31:14","slug":"pci-express-7-0-ist-fertig","status":"publish","type":"post","link":"https:\/\/www.europesays.com\/de\/183997\/","title":{"rendered":"PCI Express 7.0 ist fertig"},"content":{"rendered":"
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  1. \n

    PCI Express 7.0 ist fertig<\/p>\n<\/li>\n<\/ol>\n

    Das Industriegremium PCI SIG hat PCI Express 7.0 fertig: Die Mitglieder k\u00f6nnen die Spezifikation in Version 1.0 herunterladen. Verschiedene Entwicklerteams haben l\u00e4ngst mit der Arbeit begonnen. Serienprodukte sind aber kaum vor 2028 zu erwarten, so wie es bisher noch keine mit PCIe 6.0 aus dem Jahr 2022 gibt.<\/p>\n

    Der Generationswechsel zu PCIe 7.0<\/a> bringt wieder eine Verdopplung der Datentransferraten. Eine einzelne Lane kommt pro Richtung auf 16 GByte\/s. Mit PCIe 7.0 x16 sind 256 GByte\/s pro Richtung drin, insgesamt also bis zu 512 GByte\/s. Bei PCIe 6.0 sind es 128 beziehungsweise 256 GByte\/s.<\/p>\n

    Mit PCIe 6.0 kommt ein Signalisierungsverfahren mit vierstufiger Pulsamplitudenmodulation (PAM4)<\/a>, das PCIe 7.0 beibeh\u00e4lt. Jeder Transfer \u00fcbertr\u00e4gt mit vier Spannungspegeln zwei Bits, was komplexere Controller erforderlich macht. PCIe 6.0 und 7.0 bleiben aber abw\u00e4rtskompatibel.<\/p>\n

    PCIe ist auch die Basis f\u00fcr Compute Express Link (CXL). Damit lassen sich beispielsweise zus\u00e4tzliche Speichermodule anschlie\u00dfen<\/a>.<\/p>\n

    PCIe-Kabel intern & extern<\/p>\n

    Vor etwa einem Jahr hatte die PCI SIG den neuen Standard CopprLink f\u00fcr elektrische Kabelverbindungen mit PCIe 5.0 und 6.0 angek\u00fcndigt. CopprLink gibt es in internen und externen Versionen, letztere \u00fcberbr\u00fccken maximal zwei Meter und sind zur Kopplung von Ger\u00e4ten innerhalb eines Racks gedacht.<\/p>\n

    Auf der diesj\u00e4hrigen IT-Messe Computex f\u00fchrte Molex auch CopprLink mit PCIe 7.0 vor \u2013 diese Spezifikation d\u00fcrfte folgen.<\/p>\n\n\n PCI-Express-Kabelstandards, Stand Juni 2025\n <\/td>\n<\/tr>\n\n\n Name\n <\/td>\n\n PCIe-Generation\n <\/td>\n\n max. L\u00e4nge\n <\/td>\n\n Steckverbinder\n <\/td>\n<\/tr>\n\n\n CopprLink extern\n <\/td>\n\n PCIe 5.0 & 6.0\n <\/td>\n\n 2 m\n <\/td>\n\n SFF-TA-1032\n <\/td>\n<\/tr>\n\n\n CopprLink intern\n <\/td>\n\n PCIe 5.0 & 6.0\n <\/td>\n\n im System\n <\/td>\n\n SFF-TA-1016\n <\/td>\n<\/tr>\n\n\n PCIe External Cabling\n <\/td>\n\n PCIe 5.0\n <\/td>\n\n 32 GT\/s: 2 m, 8 GT\/s: 3 m\n <\/td>\n\n SFF-8614\n <\/td>\n<\/tr>\n\n\n OCuLink\n <\/td>\n\n PCIe 3.0\n <\/td>\n\n 8 GT\/s: 2 m\n <\/td>\n\n diverse\n <\/td>\n<\/tr>\n

    CopprLink intern dient etwa zum Anschluss von Backplanes in Servern oder f\u00fcr sogenannte Flyover-Verbindunden, die l\u00e4ngere Strecken auf einer Leiterplatte \u00fcberbr\u00fccken. Sie sind oft billiger als das Routing auf der Platine, das wegen der sehr hohen Signalfrequenzen teureres Platinenmaterial mit vielen Lagen erfordert. Manche aktuelle Serverboards haben 20 Kupferlagen und kosten auch deshalb mehr als 1000 Euro.<\/p>\n

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    SSD mit optischem PCIe-Anschluss als Prototyp.<\/p>\n

    \n (Bild:\u00a0c’t \/ ll)\n <\/p>\n

    L\u00e4ngere Verbindungen sind \u00fcber Lichtwellenleiter (optisch) machbar. Daf\u00fcr gibt es seit Jahren propriet\u00e4re L\u00f6sungen. F\u00fcr PCIe 6.0 und 7.0 will die PCI SIG eine standardisierte Schnittstelle spezifizieren. Diese bezieht sich bisher jedoch nicht auf konkrete Steckverbinder, Wellenl\u00e4ngen und Kabeltypen.<\/p>\n

    Die Spezifikation PCIe External Cabling ist vor allem zum Anschluss von SSDs (Storage) gedacht und nutzt den Steckverbinder SFF-8614 (MiniSAS-HD). Das \u00e4ltere OCuLink<\/a> wurde nur bis PCIe 3.0 mit 8 Gigatransfers pro Sekunde (GT\/s) spezifiziert.<\/p>\n

    Erste PCIe-6.0-Chips<\/p>\n

    Auf der Computex hatte Phison einen ersten PCIe-6.0-Controller f\u00fcr SSDs gezeigt, den PT1601. Die Firma Astera Labs hat bereits PCIe-6.0-Switches im Angebot. Micron f\u00fchrte auf der Speichermesse FMS im Sp\u00e4tsommer 2024 eine unbenannte PCIe-6.0-SSD vor, ohne einen Termin f\u00fcr die Serienfertigung zu verraten.<\/p>\n

    Welche Server als Erste mit PCIe 6.0 starten, ist derzeit unklar. Bei AMD steht wohl fr\u00fchestens Ende 2026 ein Wechsel der Epyc-Plattformen an, mit dem Umstieg auf Zen 6 und TSMCs N2-Fertigungsprozess<\/a>. Bei Intel k\u00f6nnte der Xeon 7 alias Diamond Rapids<\/a> f\u00fcr die riesige Fassung LGA9324 auch PCIe 6.0 bringen.<\/p>\n

    Ideen f\u00fcr PCIe 8.0<\/p>\n

    Die PCI SIG signalisiert, die Roadmap weiterzuf\u00fchren: Es sind bereits erste Versuche (Pathfinding) f\u00fcr PCIe 8.0 im Gange. Ziel ist es, die Datensignalrate im Vergleich zu PCIe 7.0 verdoppeln auf 256 Gigatransfers pro Sekunde.<\/p>\n\n\n Datentransferraten von PCIe und RAM (maximale Transferrate pro Richtung)\n <\/td>\n<\/tr>\n\n\n Schnittstelle\n <\/td>\n\n Transferrate\n <\/td>\n<\/tr>\n\n\n PCIe 7.0 x16\n <\/td>\n\n 256 GByte\/s\n <\/td>\n<\/tr>\n\n\n 4 Kan\u00e4le DDR5-4800\n <\/td>\n\n 154 GByte\/s\n <\/td>\n<\/tr>\n\n\n PCIe 6.0 x16\n <\/td>\n\n 128 GByte\/s\n <\/td>\n<\/tr>\n\n\n 2 Kan\u00e4le DDR5-4800\n <\/td>\n\n 77 GByte\/s\n <\/td>\n<\/tr>\n\n\n PCIe 6.0 x8\n <\/td>\n\n 64 GByte\/s\n <\/td>\n<\/tr>\n\n\n PCIe 5.0 x16\n <\/td>\n\n 64 GByte\/s\n <\/td>\n<\/tr>\n\n\n 1 Kanal DDR5-4800\n <\/td>\n\n 38 GByte\/s\n <\/td>\n<\/tr>\n\n\n PCIe 6.0 x4\n <\/td>\n\n 32 GByte\/s\n <\/td>\n<\/tr>\n\n\n PCIe 5.0 x8\n <\/td>\n\n 32 GByte\/s\n <\/td>\n<\/tr>\n\n\n PCIe 4.0 x16\n <\/td>\n\n 32 GByte\/s\n <\/td>\n<\/tr>\n\n\n 1 Kanal DDR4-3200\n <\/td>\n\n 26 GByte\/s\n <\/td>\n<\/tr>\n\n\n PCIe 7.0 x1\n <\/td>\n\n 16 GByte\/s\n <\/td>\n<\/tr>\n\n\n PCIe 3.0 x16\n <\/td>\n\n 16 GByte\/s\n <\/td>\n<\/tr>\n\n\n PCIe 6.0 x1\n <\/td>\n\n 8 GByte\/s\n <\/td>\n<\/tr>\n\n\n PCIe 4.0 x4\n <\/td>\n\n 8 GByte\/s\n <\/td>\n<\/tr>\n

    (ciw<\/a>)<\/p>\n

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