{"id":386636,"date":"2025-08-31T16:15:21","date_gmt":"2025-08-31T16:15:21","guid":{"rendered":"https:\/\/www.europesays.com\/de\/386636\/"},"modified":"2025-08-31T16:15:21","modified_gmt":"2025-08-31T16:15:21","slug":"intel-plant-virtuelle-super-prozessorkerne-heise-online","status":"publish","type":"post","link":"https:\/\/www.europesays.com\/de\/386636\/","title":{"rendered":"Intel plant virtuelle „Super-Prozessorkerne“ | heise online"},"content":{"rendered":"
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    Intel plant virtuelle „Super-Prozessorkerne“<\/p>\n<\/li>\n<\/ol>\n

    In mehreren L\u00e4ndern hat Intel „Software-defined Supercores“ (SDC), zum Patent angemeldet. Dabei kooperieren mehrere schlanke CPU-Kerne bei Bedarf f\u00fcr h\u00f6here Singlethreading-Performance. Das soll offenbar ein bekanntes Dilemma f\u00fcr CPU-Entwickler l\u00f6sen: F\u00fcr h\u00f6chste Singlethreading-Performance ben\u00f6tigt ein CPU-Kern m\u00f6glichst viele parallel nutzbare Rechenwerke. Ein solcher „breiter“ Kern belegt jedoch viel Siliziumfl\u00e4che und zieht bei hohen Taktfrequenzen viel Strom. F\u00fcr hohe Multithreading-Rechenleistung hingegen k\u00f6nnen viele kompakte Kerne g\u00fcnstiger sein.<\/p>\n

    Bekannte Idee, neu umgesetzt<\/p>\n

    Die Idee, mehrere kompakte Recheneinheiten bei Bedarf parallel zu nutzen, wurde bereits umgesetzt. So schaltet AMD in Zen-Kernen bis zur Generation Zen 4 je zwei AVX2-Rechenwerke mit je 256 Bit Breite zusammen, um AVX-512-Befehle zu verarbeiten.<\/p>\n

    Ein allgemeineres Konzept ist das Coarse-Grain Reconfigurable Array (CGRA)<\/a>, das je nach Rechenaufgabe eine gewisse Anzahl kleiner Ausf\u00fchrungseinheiten zusammenschaltet.<\/p>\n

    Umgekehrt gab es auch schon Prozessoren, bei denen sich je zwei Kerne bestimmte Rechenwerke teilten, etwa die AMD-Bulldozer-Architektur mit „Shared FPU“<\/a>.<\/p>\n

    SDC-Details<\/p>\n

    <\/p>\n

    \"Software-defined<\/p>\n

    <\/a><\/p>\n

    Software-defined Supercores: zwei Kerne teilen sich die Arbeit<\/p>\n

    \n (Bild:\u00a0Intel, US-Patentanmeldung US20250217157A1, Google)\n <\/p>\n

    In der Patentanmeldung US20250217157A1<\/a> erl\u00e4utert Intel die Funktionsweise eines Software-defined Supercores genauer. Beispielsweise k\u00f6nnten zwei Kerne als SDC zusammenarbeiten, um einen einzelnen Thread schneller zu verarbeiten. Flow-Control-Befehle im Code geben dabei Hinweise, welche Code-Abschnitte m\u00f6glichst parallel verarbeitet werden sollten.<\/p>\n

    Damit diese Kooperation effizient gelingt, ist laut der Patentanmeldung nur relativ wenig zus\u00e4tzliche Hardware in jedem Kern n\u00f6tig.<\/p>\n

    L\u00f6sung f\u00fcr P-Core-Problem?<\/p>\n

    Vergleicht man aktuelle x86-Prozessoren von AMD und Intel, dann f\u00e4llt auf, dass Intels Performance-(P-)Cores relativ viel Fl\u00e4che belegen. Die Effizienzkerne (E-Cores) von Intel sind wesentlich kompakter, das Fl\u00e4chenverh\u00e4ltnis betr\u00e4gt fast vier zu eins. Bei Singlethreading sind die E-Kerne aber deutlich schw\u00e4cher als die P-Cores. Dynamisch kombinierbare, schlankere Kerne k\u00f6nnten Abhilfe bringen.<\/p>\n

    AMD nutzt bisher keine E-Kerne in diesem Sinne, sondern kompaktere und effizientere Zen-Kerne mit gleichem Funktionsumfang (Zen 5\/5c).<\/p>\n

    AMD und Intel planen einige Neuerungen der x86-Architektur. Sie schlossen sich im Herbst 2024 zur x86 Ecosystem Advisory Group (EAG)<\/a> zusammen. Laut einem Beitrag von AMD Vice President Robert Hormuth bei LinkedIn haben sich die x86-Partner unter anderem auf FRED, AVX10 und APX geeinigt.<\/p>\n

    Flexible Return and Event Delivery (FRED)<\/a> ist ein aktualisiertes Konzept zur Verarbeitung von Interrupts. AVX10 und die Advanced Performance Extensions (APX)<\/a> sortieren die AVX-Versionen neu und bringen unter anderem doppelt so viele Register. Intels Nova Lake<\/a>, der Ende 2026 vermutlich als Core Ultra 400 f\u00fcr LGA1954-Boards kommen soll, k\u00f6nnte die erste Intel-CPU mit APX und AVX10.2 werden.<\/p>\n

    (ciw<\/a>)<\/p>\n

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