Um das Compute-Die herum sitzen vier High-Bandwidth-Memory-Stapel (HBM2e) mit einer Kapazit\u00e4t von insgesamt 64 GByte. F\u00fcr mehr Speicherkapazit\u00e4t gibt es vier Speicherkan\u00e4le f\u00fcr DDR5-RAM. Die zwei Dies zwischen dem HBM sind unbelichtet und dienen lediglich der Stabilisierung des Gesamtkonstrukts. Solche Dummys sind g\u00e4ngige Praxis bei Serverprozessoren und KI-Beschleunigern.<\/p>\n
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Ein Vorserien-Board mit Rhea1-CPU, wie es im deutschen Supercomputer Jupiter zum Einsatz kommen soll. (Bild: <\/p>\n Mark Mantel \/ heise medien<\/p>\n )<\/p>\n Finanzierung lief schleppend an<\/p>\n Die jahrelange Versp\u00e4tung von Rhea1 lag haupts\u00e4chlich an der Finanzierung. Die sogenannte Serie-A-Finanzierungsrunde zog sich zwei Jahre l\u00e4nger hin als erwartet. Das Interesse in der Industrie soll trotz der inzwischen veralteten Technik hoch sein. SiPearl profitiert von der allgemein hohen Nachfrage nach Serverprozessoren<\/a> aufgrund des anhaltenden KI-Booms. Bonus: Der ausgereifte 6-nm-Fertigungsprozess dr\u00fcckt die Kosten nach unten.<\/p>\n Rhea2 befindet sich derzeit in der Designphase. Er soll ein High-End-ARM-Prozessor f\u00fcr Rechenzentren werden. RISC-V sei noch zu jung; ARM passe bislang perfekt zum Anforderungsprofil. Aktuell l\u00e4uft die zweite Finanzierungsrunde (Serie B), die SiPearl 270 Millionen Euro einbringen soll. Generell erwartet die Firma deutlich z\u00fcgigere Fortschritte als bei Rhea1.<\/p>\n Weiterlesen nach der Anzeige<\/p>\n Zu den Spezifikationen von Rhea2 hielt sich der SiPearl-Chef Philippe Notton auf der Computex noch bedeckt. Lediglich eine Prozessgeneration steht schon fest: Die Firma visiert TSMCs 3-nm-Technik an. Rhea2 wechselt zudem auf Chiplet-Bauweise mit mehreren Dies.<\/p>\n![](\"https:\/\/www.europesays.com\/europa\/wp-content\/uploads\/2026\/06\/DSC06163-c853ba56eb76f03d.jpg\"\/)
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