AMD Zen 6 – nadchodzące procesory Ryzen mogą wykorzystać nowy interkonekt oraz technologię pakowania TSMC InFO-oS

AMD w procesorach Ryzen zaczęło stosować technologię chipletową wraz z architekturą Zen 2, gdy po raz pierwszy pojawiła się wewnętrzna magistrala Infinity Fabric. Od tego czasu konstrukcja była stale udoskonalana – aż do najnowszych Ryzenów 9000 i architektury Zen 5 – ale jej podstawowe zadanie pozostawało niezmienne. Teraz jednak budowa tej magistrali może się zasadniczo zmienić, przynosząc niższe zużycie energii i niższe opóźnienia transferów danych.

Procesory AMD Ryzen z rodziny Olympic Ridge (Zen 6) mogą wykorzystać nowy interkonekt oraz technologię pakowania TSMC InFO-oS znaną z mobilnych APU z rodziny Strix Halo, m.in. Ryzen AI Max+ PRO 395.

AMD Medusa Point oraz Gator Range z rdzeniami Zen 6 z premierą w 2027 roku. Intel Panther Lake i Wildcat Lake w 2026 roku

AMD w procesorach Ryzen od architektury Zen 2 do Zen 5 stosuje magistralę Infinity Fabric, której głównym zadaniem jest łączenie chipletów obliczeniowych z chipletem I/O. Realizuje to fragment układu zwany GMI (Global Memory Interconnect). Łącze GMI może pracować w dwóch trybach: GMI-narrow lub GMI-wide – przy czym w tym drugim przypadku dwa GMI-narrow działają razem jako jedno, szersze łącze. W procesorach konsumenckich chiplet I/O wyposażony jest w dwa łącza GMI-narrow, z których każde obsługuje jeden chiplet obliczeniowy CCD, co w praktyce daje dwa niezależne połączenia. W jednostkach serwerowych natomiast stosowany jest tryb GMI-wide, oferujący znacznie wyższą przepustowość i lepszą wydajność komunikacji.

AMD Olympic Ridge, Gator Range oraz Medusa Point – Procesory Zen 6 w większości skorzystają z litografii TSMC N2P

Dlaczego to jest ważne? Dlatego, że pojedyncze GMI składa się z dziewięciu bloków logiki, które zajmują się serializacją i deserializacją sygnałów, czyli operacjami SERDES. Pozwala to przekształcać sygnały równoległe (np. różne instrukcje) w sygnały szeregowe. Dokładnie miesza się bity z różnych poleceń i puszcza je jednym ciągiem, a następnie z tego ciągu wydobywa i ponownie układa w sygnał właściwy. Rozróżnialność bitów zawdzięcza się specjalnym technikom kodowania danych (np. 8b/10b, 64b/66b), które gwarantują odpowiednią liczbę przejść sygnału 0 – 1, dzięki czemu odbiornik może odzyskać zegar z samego strumienia danych i wiedzieć, gdzie zaczyna się i kończy każdy bit. Dodatkowo stosuje się equalizację i korekcję, aby sygnał przy bardzo wysokich częstotliwościach nie zlewał się w szum. Dzięki temu możliwe jest przesłanie dużej ilości danych mniejszą liczbą fizycznych linii, jednak kosztem dodatkowych opóźnień i zwiększonego zużycia energii na operacje SERDES i wysokie taktowanie magistrali Infinity Fabric.

AMD EPYC Venice – Nowe informacje o specyfikacji oraz poborze mocy serwerowych procesorów Zen 6 oraz Zen 6c

Oczywiście możliwe jest rozwiązanie tego problemu bez stosowania całego mechanizmu SERDES, poprzez bezpośrednie łączenie wyjść chipletu I/O z chipletem obliczeniowym CCD. Wymaga to jednak zastosowania bardzo gęstej siatki połączeń, określanej przez AMD mianem „sea of wires”. Taka magistrala Infinity Fabric w topologii fan-out wymaga niezwykle precyzyjnego procesu pakowania oraz wysokiej jakości organicznych interposerów – laminatów z tworzyw sztucznych ze ścieżkami miedzianymi o mikroskopijnych rozmiarach. Dodatkowym warunkiem jest bezpośrednie sąsiedztwo CCD i chipletu I/O. Tak skonstruowany interkonekt pozwala wyeliminować opóźnienia wynikające z operacji SERDE i znacząco zmniejsza zużycie energii (szacowane zmniejszenie do 0,2 pJ/bit z 2 pJ/bit) i zwalnia cenne miejsce na inne elementy CPU.

Pierwsze próbki inżynieryjne nowej generacji procesorów AMD Ryzen, opartych na rdzeniach Zen 6, trafiły do partnerów firmy

Warto dodać, że rozwiązanie to nie jest już wyłącznie koncepcją – istnieje w gotowych produktach, bowiem do takiego pakowania chipów służy technologia TSMC InFO-oS, z której korzystają mobilne APU z rodziny Strix Halo, m.in. Ryzen AI Max+ PRO 395. To sugeruje wysokie prawdopodobieństwo zastosowania tego rodzaju pakowania i zmian w interkonekcie również w przyszłych procesorach Ryzen z rodziny Olympic Ridge (Zen 6). Otwartą kwestią pozostaje jednak implementacja 3D V-Cache, gdyż połączenie go z gęstą siatką przewodów pod układem może być bardzo trudne technologicznie – istnieje więc możliwość, że pamięć podręczna ponownie trafi na wierzch CCD. W tym kontekście youtuber High Yield wskazuje, że układy APU Strix Halo faktycznie oferują zauważalnie wyższą przepustowość danych i niższe opóźnienia dzięki nowemu podejściu do interkonektów. Porównanie nie jest jednak idealne, bo zestawia APU z CPU, a więc różne klasy układów. Mimo to widać w tym duży potencjał, jeśli AMD zdecyduje się na podobne rozwiązanie w Zen 6 i może to przynieść realne korzyści, choć na razie są to jedynie poszlaki.

Źródło: TechPowerUp, YT (@High Yield)