1 mikrometr między chipami? CEA-Leti pokazało, gdzie naprawdę zaczyna się następna wojna półprzewodników Producenci półprzewodników od dawna udają, że najważniejsza walka wciąż toczy się wyłącznie o kolejne nanometry. Tyle że przy akceleratorach AI, pamięciach HBM i konstrukcjach chipletowych coraz częściej decyduje coś mniej efektownego, czyli jak gęsto i jak pewnie da się połączyć kilka kawałków krzemu w jeden sensowny układ. CEA-Leti dorzuciło właśnie do tej układanki wynik, obok którego trudno przejść obojętnie, choć równie trudno bezrefleksyjnie ogłosić przełom.

CEA-Leti pokazało coś ważnego, a mianowicie to, że przy chipletach i AI przewaga coraz częściej rodzi się w pakowaniu, a nie w samym tranzystorze.

1 mikrometr między chipami? CEA-Leti pokazało, gdzie naprawdę zaczyna się następna wojna półprzewodników [1]

NVIDIA RTX Spark to układ łączący GPU Blackwell i rdzenie CPU ARM, przeznaczony dla laptopów i desktopów

Francuski ośrodek CEA-Leti pokazał funkcjonalny test układu demonstracyjnego dla die-to-wafer hybrid bonding, czyli hybrydowe łączenie pojedynczego układu z całym waflem krzemowym, z rastrem schodzącym do 1 µm. Wygląda to bardzo ciekawie, ale ważniejsze są kulisy. Struktury typu daisy-chain (łańcuchowe połączenia szeregowe) z nawet 100 tys. połączeń przeszły testy elektryczne, a sensowne uzyski potwierdzono dla zakresu od 5 do 2 µm. Przy 1 µm ścianą okazuje się już nie fizyka połączenia Cu-Cu, tylko dokładność pozycjonowania obecnych bonderów (urządzeniach do precyzyjnego łączenia i wyrównywania struktur półprzewodnikowych). CEA-Leti wprost wskazuje, że kolejny krok wymaga narzędzi o dokładności 0,5 µm (3σ), a potem chce zejść do 0,5 µm pitch.

1 mikrometr między chipami? CEA-Leti pokazało, gdzie naprawdę zaczyna się następna wojna półprzewodników [2]

NVIDIA RTX Spark to układ łączący GPU Blackwell i rdzenie CPU ARM, przeznaczony dla laptopów i desktopów

Firma imec pokazała już wafer-to-wafer bonding przy 200 nm, ale to inna kategoria, gdyż wafer-to-wafer lepiej skaluje gęstość, za to die-to-wafer daje większą elastyczność przy łączeniu różnych chipletów i lepiej pasuje do realnych, nieidealnych układów. TSMC SoIC i Intel Foveros Direc już od dawna budują wokół hybrid bonding własne portfolio, a my pisaliśmy wcześniej, że to właśnie zaawansowane pakowanie zaczyna blokować rynek AI równie skutecznie jak litografia. Oznacza za to, że przyszła wydajność i dostępność akceleratorów będzie zależeć od tego, kto najszybciej opanuje upychanie większej liczby połączeń, bez rozwalenia kosztów, termiki i uzysku.

1 mikrometr między chipami? CEA-Leti pokazało, gdzie naprawdę zaczyna się następna wojna półprzewodników [3]

Źródło: CEA-Leti, imec, TSMC, Intel