{"id":24842,"date":"2025-09-30T20:53:09","date_gmt":"2025-09-30T20:53:09","guid":{"rendered":"https:\/\/www.europesays.com\/pl\/24842\/"},"modified":"2025-09-30T20:53:09","modified_gmt":"2025-09-30T20:53:09","slug":"amd-zen-6-nadchodzace-procesory-ryzen-moga-wykorzystac-nowy-interkonekt-oraz-technologie-pakowania-tsmc-info-os","status":"publish","type":"post","link":"https:\/\/www.europesays.com\/pl\/24842\/","title":{"rendered":"AMD Zen 6 – nadchodz\u0105ce procesory Ryzen mog\u0105 wykorzysta\u0107 nowy interkonekt oraz technologi\u0119 pakowania TSMC InFO-oS"},"content":{"rendered":"

\"AMDAMD w procesorach Ryzen zacz\u0119\u0142o stosowa\u0107 technologi\u0119 chipletow\u0105 wraz z architektur\u0105 Zen 2, gdy po raz pierwszy pojawi\u0142a si\u0119 wewn\u0119trzna magistrala Infinity Fabric. Od tego czasu konstrukcja by\u0142a stale udoskonalana – a\u017c do najnowszych Ryzen\u00f3w 9000 i architektury Zen 5 – ale jej podstawowe zadanie pozostawa\u0142o niezmienne. Teraz jednak budowa tej magistrali mo\u017ce si\u0119 zasadniczo zmieni\u0107, przynosz\u0105c ni\u017csze zu\u017cycie energii i ni\u017csze op\u00f3\u017anienia transfer\u00f3w danych.<\/p>\n

Procesory AMD Ryzen z rodziny Olympic Ridge (Zen 6) mog\u0105 wykorzysta\u0107 nowy interkonekt oraz technologi\u0119 pakowania TSMC InFO-oS znan\u0105 z mobilnych APU z rodziny Strix Halo, m.in. Ryzen AI Max+ PRO 395.<\/p>\n

\"AMD<\/a><\/p>\n

AMD Medusa Point oraz Gator Range z rdzeniami Zen 6 z premier\u0105 w 2027 roku. Intel Panther Lake i Wildcat Lake w 2026 roku<\/a><\/p>\n

AMD w procesorach Ryzen<\/a> od architektury Zen 2 do Zen 5<\/a> stosuje magistral\u0119 Infinity Fabric, kt\u00f3rej g\u0142\u00f3wnym zadaniem jest \u0142\u0105czenie chiplet\u00f3w obliczeniowych z chipletem I\/O. Realizuje to fragment uk\u0142adu zwany GMI (Global Memory Interconnect). \u0141\u0105cze GMI mo\u017ce pracowa\u0107 w dw\u00f3ch trybach: GMI-narrow lub GMI-wide – przy czym w tym drugim przypadku dwa GMI-narrow dzia\u0142aj\u0105 razem jako jedno, szersze \u0142\u0105cze. W procesorach konsumenckich chiplet I\/O wyposa\u017cony jest w dwa \u0142\u0105cza GMI-narrow, z kt\u00f3rych ka\u017cde obs\u0142uguje jeden chiplet obliczeniowy CCD, co w praktyce daje dwa niezale\u017cne po\u0142\u0105czenia. W jednostkach serwerowych natomiast stosowany jest tryb GMI-wide, oferuj\u0105cy znacznie wy\u017csz\u0105 przepustowo\u015b\u0107 i lepsz\u0105 wydajno\u015b\u0107 komunikacji.<\/p>\n

\"AMD<\/a><\/p>\n

AMD Olympic Ridge, Gator Range oraz Medusa Point – Procesory Zen 6 w wi\u0119kszo\u015bci skorzystaj\u0105 z litografii TSMC N2P<\/a><\/p>\n

Dlaczego to jest wa\u017cne? Dlatego, \u017ce pojedyncze GMI sk\u0142ada si\u0119 z dziewi\u0119ciu blok\u00f3w logiki, kt\u00f3re zajmuj\u0105 si\u0119 serializacj\u0105 i deserializacj\u0105 sygna\u0142\u00f3w, czyli operacjami SERDES. Pozwala to przekszta\u0142ca\u0107 sygna\u0142y r\u00f3wnoleg\u0142e (np. r\u00f3\u017cne instrukcje) w sygna\u0142y szeregowe. Dok\u0142adnie miesza si\u0119 bity z r\u00f3\u017cnych polece\u0144 i puszcza je jednym ci\u0105giem, a nast\u0119pnie z tego ci\u0105gu wydobywa i ponownie uk\u0142ada w sygna\u0142 w\u0142a\u015bciwy. Rozr\u00f3\u017cnialno\u015b\u0107 bit\u00f3w zawdzi\u0119cza si\u0119 specjalnym technikom kodowania danych (np. 8b\/10b, 64b\/66b), kt\u00f3re gwarantuj\u0105 odpowiedni\u0105 liczb\u0119 przej\u015b\u0107 sygna\u0142u 0 – 1, dzi\u0119ki czemu odbiornik mo\u017ce odzyska\u0107 zegar z samego strumienia danych i wiedzie\u0107, gdzie zaczyna si\u0119 i ko\u0144czy ka\u017cdy bit. Dodatkowo stosuje si\u0119 equalizacj\u0119 i korekcj\u0119, aby sygna\u0142 przy bardzo wysokich cz\u0119stotliwo\u015bciach nie zlewa\u0142 si\u0119 w szum. Dzi\u0119ki temu mo\u017cliwe jest przes\u0142anie du\u017cej ilo\u015bci danych mniejsz\u0105 liczb\u0105 fizycznych linii, jednak kosztem dodatkowych op\u00f3\u017anie\u0144 i zwi\u0119kszonego zu\u017cycia energii na operacje SERDES i wysokie taktowanie magistrali Infinity Fabric<\/a>.<\/p>\n

\"AMD<\/a><\/p>\n

AMD EPYC Venice – Nowe informacje o specyfikacji oraz poborze mocy serwerowych procesor\u00f3w Zen 6 oraz Zen 6c<\/a><\/p>\n

Oczywi\u015bcie mo\u017cliwe jest rozwi\u0105zanie tego problemu bez stosowania ca\u0142ego mechanizmu SERDES, poprzez bezpo\u015brednie \u0142\u0105czenie wyj\u015b\u0107 chipletu I\/O z chipletem obliczeniowym CCD. Wymaga to jednak zastosowania bardzo g\u0119stej siatki po\u0142\u0105cze\u0144, okre\u015blanej przez AMD mianem „sea of wires”. Taka magistrala Infinity Fabric w topologii fan-out wymaga niezwykle precyzyjnego procesu pakowania oraz wysokiej jako\u015bci organicznych interposer\u00f3w – laminat\u00f3w z tworzyw sztucznych ze \u015bcie\u017ckami miedzianymi o mikroskopijnych rozmiarach. Dodatkowym warunkiem jest bezpo\u015brednie s\u0105siedztwo CCD i chipletu I\/O. Tak skonstruowany interkonekt pozwala wyeliminowa\u0107 op\u00f3\u017anienia wynikaj\u0105ce z operacji SERDE i znacz\u0105co zmniejsza zu\u017cycie energii (szacowane zmniejszenie do 0,2 pJ\/bit z 2 pJ\/bit) i zwalnia cenne miejsce na inne elementy CPU.<\/p>\n

\"AMD<\/a><\/p>\n

Pierwsze pr\u00f3bki in\u017cynieryjne nowej generacji procesor\u00f3w AMD Ryzen, opartych na rdzeniach Zen 6, trafi\u0142y do partner\u00f3w firmy<\/a><\/p>\n

Warto doda\u0107, \u017ce rozwi\u0105zanie to nie jest ju\u017c wy\u0142\u0105cznie koncepcj\u0105 \u2013 istnieje w gotowych produktach, bowiem do takiego pakowania chip\u00f3w s\u0142u\u017cy technologia TSMC InFO-oS, z kt\u00f3rej korzystaj\u0105 mobilne APU z rodziny Strix Halo, m.in. Ryzen AI Max+ PRO 395<\/a>. To sugeruje wysokie prawdopodobie\u0144stwo zastosowania tego rodzaju pakowania i zmian w interkonekcie r\u00f3wnie\u017c w przysz\u0142ych procesorach Ryzen z rodziny Olympic Ridge (Zen 6). Otwart\u0105 kwesti\u0105 pozostaje jednak implementacja 3D V-Cache, gdy\u017c po\u0142\u0105czenie go z g\u0119st\u0105 siatk\u0105 przewod\u00f3w pod uk\u0142adem mo\u017ce by\u0107 bardzo trudne technologicznie – istnieje wi\u0119c mo\u017cliwo\u015b\u0107, \u017ce pami\u0119\u0107 podr\u0119czna ponownie trafi na wierzch CCD. W tym kontek\u015bcie youtuber High Yield wskazuje, \u017ce uk\u0142ady APU Strix Halo faktycznie oferuj\u0105 zauwa\u017calnie wy\u017csz\u0105 przepustowo\u015b\u0107 danych i ni\u017csze op\u00f3\u017anienia dzi\u0119ki nowemu podej\u015bciu do interkonekt\u00f3w. Por\u00f3wnanie nie jest jednak idealne, bo zestawia APU z CPU, a wi\u0119c r\u00f3\u017cne klasy uk\u0142ad\u00f3w. Mimo to wida\u0107 w tym du\u017cy potencja\u0142, je\u015bli AMD<\/a> zdecyduje si\u0119 na podobne rozwi\u0105zanie w Zen 6 i mo\u017ce to przynie\u015b\u0107 realne korzy\u015bci, cho\u0107 na razie s\u0105 to jedynie poszlaki.<\/p>\n

\"AMD<\/a><\/p>\n

\n

\u0179r\u00f3d\u0142o: TechPowerUp, YT (@High Yield)<\/p>\n","protected":false},"excerpt":{"rendered":"AMD w procesorach Ryzen zacz\u0119\u0142o stosowa\u0107 technologi\u0119 chipletow\u0105 wraz z architektur\u0105 Zen 2, gdy po raz pierwszy pojawi\u0142a…\n","protected":false},"author":2,"featured_media":24843,"comment_status":"","ping_status":"","sticky":false,"template":"","format":"standard","meta":{"footnotes":""},"categories":[20],"tags":[323,7702,7665,7703,7704,7705,399,7706,120,118,119,7707,7708,42,38,40,39,41,7709,6068,116,114,115,7710,121,117,4241,7711],"class_list":{"0":"post-24842","1":"post","2":"type-post","3":"status-publish","4":"format-standard","5":"has-post-thumbnail","7":"category-nauka-i-technika","8":"tag-amd","9":"tag-budowa","10":"tag-cpu","11":"tag-gmi","12":"tag-infinity-fabric","13":"tag-info-os","14":"tag-informacje","15":"tag-interkonekt","16":"tag-nauka","17":"tag-nauka-i-technika","18":"tag-naukatechnika","19":"tag-olympic-ridge","20":"tag-pakowanie-chipow","21":"tag-pl","22":"tag-poland","23":"tag-polish","24":"tag-polska","25":"tag-polski","26":"tag-procesory","27":"tag-ryzen","28":"tag-science","29":"tag-science-and-technology","30":"tag-sciencetechnology","31":"tag-serdes","32":"tag-technika","33":"tag-technology","34":"tag-tsmc","35":"tag-zen-6"},"share_on_mastodon":{"url":"","error":""},"_links":{"self":[{"href":"https:\/\/www.europesays.com\/pl\/wp-json\/wp\/v2\/posts\/24842","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/www.europesays.com\/pl\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/www.europesays.com\/pl\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/www.europesays.com\/pl\/wp-json\/wp\/v2\/users\/2"}],"replies":[{"embeddable":true,"href":"https:\/\/www.europesays.com\/pl\/wp-json\/wp\/v2\/comments?post=24842"}],"version-history":[{"count":0,"href":"https:\/\/www.europesays.com\/pl\/wp-json\/wp\/v2\/posts\/24842\/revisions"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/www.europesays.com\/pl\/wp-json\/wp\/v2\/media\/24843"}],"wp:attachment":[{"href":"https:\/\/www.europesays.com\/pl\/wp-json\/wp\/v2\/media?parent=24842"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/www.europesays.com\/pl\/wp-json\/wp\/v2\/categories?post=24842"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/www.europesays.com\/pl\/wp-json\/wp\/v2\/tags?post=24842"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}