{"id":164695,"date":"2026-04-24T14:33:07","date_gmt":"2026-04-24T14:33:07","guid":{"rendered":"https:\/\/www.europesays.com\/ro\/164695\/"},"modified":"2026-04-24T14:33:07","modified_gmt":"2026-04-24T14:33:07","slug":"un-agent-ai-a-proiectat-un-procesor-risc-v-in-12-ore","status":"publish","type":"post","link":"https:\/\/www.europesays.com\/ro\/164695\/","title":{"rendered":"Un agent AI a proiectat un procesor RISC-V \u00een 12 ore"},"content":{"rendered":"

Verkor tocmai a prezentat Design Conductor, un agent AI care a construit autonom un CPU RISC-V capabil s\u0103 ruleze Linux. Sistemul a generat \u00een 12 ore mai multe variante de microarhitectur\u0103 pentru procesorul VerCore, pornind de la un document de cerin\u021be de doar 219 cuvinte.<\/p>\n

Design Conductor este un agent autonom pentru proiectare de semiconductori, creat pentru a duce un chip de la concept la GDSII, adic\u0103 fi\u0219ierul CAD de layout folosit \u00eenainte de produc\u021bia fizic\u0103. \u00cen cazul VerCore, echipa Verkor sus\u021bine c\u0103 agentul a produs un design verificat, tape-out ready, cu frecven\u021b\u0103 de 1,48 GHz \u0219i scor CoreMark de 3261.<\/p>\n

Design Conductor a construit un CPU RISC-V complet<\/p>\n

Procesorul rezultat, numit VerCore, implementeaz\u0103 RV32I \u0219i extensia ZMMUL, cu o arhitectur\u0103 simpl\u0103 de tip 5-stage pipeline, in-order \u0219i single-issue. Specifica\u021bia ini\u021bial\u0103 cerea interfe\u021be separate pentru instruction cache \u0219i data cache, datapath de 32 de bi\u021bi, suport pentru reset activ pe low \u0219i o \u021bint\u0103 de frecven\u021b\u0103 de 1,6 GHz.<\/p>\n

VerCore nu suport\u0103 instruc\u021biuni comprimate, iar registrul intern este implementat cu flip flops, astfel \u00eenc\u00e2t citirile pot avea loc oric\u00e2nd \u00een ciclu, iar scrierile se fac la urm\u0103torul front cresc\u0103tor de frecven\u021b\u0103. Agentul a trebuit s\u0103 se ocupe at\u00e2t de RTL, adic\u0103 descrierea logic\u0103 a circuitului, c\u00e2t \u0219i de designul fizic prin OpenROAD flow scripts \u0219i platforma ASAP7.<\/p>\n

Rezultatul final raportat este un CPU cu suprafa\u021b\u0103 de 2809 \u00b5m\u00b2, f\u0103r\u0103 cache, realizat pe tehnologie ASAP7. La nivel de context istoric, autorii compar\u0103 performan\u021ba cu un Intel<\/a> Celeron SU2300 din 2011, care rula la 1,2 GHz, compara\u021bie util\u0103 mai ales pentru a ar\u0103ta ordinul de m\u0103rime, nu pentru a sugera o compara\u021bie real\u0103 cu procesoare moderne.<\/p>\n

\"\"<\/a><\/p>\n

De la cerin\u021be la GDSII, f\u0103r\u0103 interven\u021bie uman\u0103 direct\u0103<\/p>\n

Verkor consider\u0103 c\u0103 acesta este primul caz \u00een care un agent autonom a construit un CPU complet \u0219i func\u021bional de la specifica\u021bie p\u00e2n\u0103 la GDSII. GDSII este formatul folosit pentru reprezentarea final\u0103 a layoutului unui circuit integrat, deci trecerea p\u00e2n\u0103 \u00een acest punct este mult mai relevant\u0103 dec\u00e2t simpla generare de cod Verilog.<\/p>\n

Design Conductor a pornit prin generarea unei propuneri de arhitectur\u0103, apoi a f\u0103cut review<\/a> asupra propriului design, a implementat modulele RTL \u0219i a construit testbenchuri pentru fiecare component\u0103. Agentul a folosit Spike, simulatorul oficial RISC-V ISA, pentru a verifica dac\u0103 starea arhitectural\u0103 \u0219i tranzac\u021biile de memorie ale procesorului corespund cu rezultatele a\u0219teptate.<\/p>\n

Procesul descris nu este \u201evibe chip design\u201d, formulare pe care autorii o resping explicit, ci o bucl\u0103 de implementare, testare \u0219i corectare bazat\u0103 pe simul\u0103ri \u0219i rapoarte. \u00centr-un exemplu, agentul a analizat fi\u0219iere VCD, le-a convertit \u00een CSV \u0219i a urm\u0103rit diferen\u021be \u00eentre scrierile reale \u00een registre \u0219i traseul a\u0219teptat, identific\u00e2nd o problem\u0103 de pipeline flush dup\u0103 o instruc\u021biune JAL.<\/p>\n

VerCore folose\u0219te optimiz\u0103ri g\u0103site de agent<\/p>\n

\u00cen etapa de \u00eenchidere PPA, adic\u0103 power, performance and area, Design Conductor a analizat rapoarte de timing \u0219i a modificat RTL-ul pentru a \u00eembun\u0103t\u0103\u021bi designul. Agentul a implementat early forwarding \u00een etapa ID \u0219i un multiplicator Booth-Wallace rapid, cu 4 stadii, care separat poate atinge 2,57 GHz.<\/p>\n

Diagrama pipeline-ului final arat\u0103 un design cu rezolvare timpurie a branchurilor, forwarding logic, hazard\/stall logic, Booth-Wallace multiplier \u0219i etapele clasice IF, ID, EX, MEM \u0219i WB. Autorii spun c\u0103 agentul a testat mai multe variante, inclusiv unele cu penalizare de branch de 2 cicluri \u0219i altele cu penalizare de 1 ciclu, \u00eenainte de a alege varianta cu performan\u021ba mai bun\u0103.<\/p>\n

Aceast\u0103 parte este important\u0103 deoarece arat\u0103 c\u0103 agentul nu a completat doar un \u0219ablon de CPU. Design Conductor a explorat mai multe op\u021biuni arhitecturale, a rulat backend-ul p\u00e2n\u0103 la GDSII pentru fiecare variant\u0103 \u0219i a decis pe baza constr\u00e2ngerilor de timing.<\/p>\n

Limitele AI r\u0103m\u00e2n vizibile<\/p>\n

Documentul publicat<\/a> nu prezint\u0103 Design Conductor ca \u00eenlocuitor complet pentru arhitec\u021bii umani. Autorii noteaz\u0103 c\u0103 modelele AI \u00eenc\u0103 au dificult\u0103\u021bi \u00een ra\u021bionamentul arhitectural \u0219i pot face alegeri suboptime care consum\u0103 multe tokens \u00eenainte s\u0103 fie corectate prin feedback din tool-uri.<\/p>\n

Un exemplu men\u021bionat este tendin\u021ba modelului de a trata uneori Verilog ca pe cod secven\u021bial, de\u0219i limbajul descrie logic\u0103 hardware cu comportament bazat pe evenimente. \u00centr-un caz, agentul a presupus gre\u0219it c\u0103 reducerea num\u0103rului de linii dependente ar scurta automat critical path-ul \u00een chip, o confuzie tipic\u0103 atunci c\u00e2nd experien\u021ba de software este aplicat\u0103 prea direct peste hardware.<\/p>\n

Concluzia autorilor este c\u0103 sisteme precum Design Conductor pot reduce radical timpul de explorare \u0219i implementare, dar au nevoie \u00een continuare de arhitec\u021bi experimenta\u021bi care s\u0103 formuleze cerin\u021be m\u0103surabile \u0219i s\u0103 ghideze obiectivele. Verkor estimeaz\u0103 c\u0103 echipele viitoare ar putea explora mai multe designuri p\u00e2n\u0103 la GDSII \u0219i ar putea reduce ciclurile pentru chipuri complexe de la 18-36 luni la 3-6 luni.<\/p>\n

Dac\u0103 aceste rezultate se confirm\u0103 \u00een proiecte comerciale, schimbarea real\u0103 nu va fi c\u0103 AI-ul \u201einventeaz\u0103\u201d procesoare peste noapte. Va fi faptul c\u0103 munca lent\u0103, repetitiv\u0103 \u0219i costisitoare din RTL, verificare, backend \u0219i optimizare ar putea deveni un proces iterativ mult mai rapid, \u00een care inginerii decid mai mult direc\u021bia, iar agentul suport\u0103 partea de execu\u021bie.<\/p>\n","protected":false},"excerpt":{"rendered":"Verkor tocmai a prezentat Design Conductor, un agent AI care a construit autonom un CPU RISC-V capabil s\u0103…\n","protected":false},"author":2,"featured_media":164696,"comment_status":"","ping_status":"","sticky":false,"template":"","format":"standard","meta":{"footnotes":""},"categories":[16],"tags":[1129,6830,47724,1240,47725,41,40,38,39,9884,141,124,47726],"class_list":{"0":"post-164695","1":"post","2":"type-post","3":"status-publish","4":"format-standard","5":"has-post-thumbnail","7":"category-tehnologie","8":"tag-ai","9":"tag-cpu","10":"tag-design-conductor","11":"tag-procesor","12":"tag-risc-v","13":"tag-ro","14":"tag-romana","15":"tag-romania","16":"tag-romanian","17":"tag-semiconductori","18":"tag-technology","19":"tag-tehnologie","20":"tag-verkor"},"share_on_mastodon":{"url":"https:\/\/pubeurope.com\/@ro\/116460178896158617","error":""},"_links":{"self":[{"href":"https:\/\/www.europesays.com\/ro\/wp-json\/wp\/v2\/posts\/164695","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/www.europesays.com\/ro\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/www.europesays.com\/ro\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/www.europesays.com\/ro\/wp-json\/wp\/v2\/users\/2"}],"replies":[{"embeddable":true,"href":"https:\/\/www.europesays.com\/ro\/wp-json\/wp\/v2\/comments?post=164695"}],"version-history":[{"count":0,"href":"https:\/\/www.europesays.com\/ro\/wp-json\/wp\/v2\/posts\/164695\/revisions"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/www.europesays.com\/ro\/wp-json\/wp\/v2\/media\/164696"}],"wp:attachment":[{"href":"https:\/\/www.europesays.com\/ro\/wp-json\/wp\/v2\/media?parent=164695"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/www.europesays.com\/ro\/wp-json\/wp\/v2\/categories?post=164695"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/www.europesays.com\/ro\/wp-json\/wp\/v2\/tags?post=164695"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}